🔋 供電之旅 v3 — 從手機電池到 FinFET

這一版從使用者的角度通電給它用：跟著電流從鋰電池出發，經 PMIC 降壓、PCB 電源層、BGA 錫球、封裝基板、C4 Bump、晶片電源網格、via 塔，最後走進 FinFET — 一路從 15 cm 縮到 100 nm，橫跨 6 個數量級（一百萬倍）。每一站都可旋轉縮放，點場景中藍色的「🔍 下一站」框直接跳進下一層。示意版幾何，比例刻意誇大方便看懂。

📏 尺度尺（1 m → 1 nm，對數刻度）— 點圓點直接跳層

🖱️ 拖曳旋轉・滾輪縮放・點藍色「🔍 下一站」框跳下一層

🚏 六站導覽（每站縮小 10–100 倍）

🎛️ 視覺控制

⚡ 電流動畫 1.0×

🏷️ 標籤

🏃 電力接力賽 — 每一棒的電壓與電流

站點	尺度	電壓	電流（量級）	角色
🔋 鋰電池	~10 cm	3.7–4.4 V	0.5–3 A	能量倉庫（唯一來源）
🔌 PMIC + 電感	~1 cm	3.8 V → 0.5–1.1 V 十幾條軌	核心軌輸出可達 5–15 A	變電所（buck 降壓）
🟩 PCB 電源層	mm–cm	0.75 V	數 A 在整層銅箔分流	輸電幹線
📦 BGA / 基板 / Bump	0.08–1 mm	0.75 V	每顆 ball/bump 分擔 0.1–0.5 A	換乘樓層（並聯分流）
🕸️ 晶片電源網格	µm–mm	0.75 V（沿途掉幾十 mV）	全晶片總和 ~10 A	城市自來水管網
🗼 Via 塔 → M1	µm	~0.73 V	mA 級分支	巷道配電
⚛️ FinFET	nm	~0.7 V	每顆 ~µA	終端用戶（十億戶）

📐 數字是手機 SoC 的典型量級，不同晶片會差幾倍 — 重點看「電壓一路變小、電流先放大再被十億顆分食」的趨勢。

💡 為什麼不直接從電池給 0.75 V？低壓大電流走長路的損耗是 I²R — 同樣的功率，電壓砍 5 倍、電流就放大 5 倍，線路損耗變 25 倍。所以跟電網一模一樣：「高壓長途運輸，到了目的地再就近降壓」。這就是 PMIC 永遠緊貼著 SoC 擺的原因。

💡 IR drop 預算： core 只有 0.75 V，從 PMIC 到電晶體的總壓降預算通常只給 ~5%（約 30–40 mV）。對策就三招：並聯更多條（幾百顆 ball、上千顆 bump、整片網格）、把線加粗（電源層整層銅、UTM 超厚金屬）、把路縮短（flip-chip 讓電晶體面朝下、PMIC 貼著 SoC）。

💡 電容接力（分層水塔）： CPU 的負載是奈秒級在跳動，PMIC 的反應速度是微秒級 — 遠水救不了近火。所以沿路擺電容當水塔：PCB 上的大電容（µF 級）→ 封裝基板裡的中電容 → 晶片內的 decap（nF 以下），誰離得近誰先頂上，PMIC 再慢慢把水塔補滿。

🔌 完整路徑 — 一條電流的履歷表

🔋 電池 3.8 V→ PMIC 降壓→ 電感/電容濾波→ PCB 電源層→ BGA 錫球→ 封裝基板→ C4 Bump→ UTM 電源網格→ Via 塔→ M1 VDD rail→ ⚛️ FinFET 0.7 V→ VSS 原路回家

注意兩件事：① 這一頁粒子畫的是慣用電流方向（高電位 → 低電位），跟一般製程解說裡常畫的「電子方向」剛好相反。② 電永遠是一來一回的迴路 — VDD 怎麼下樓，VSS 就怎麼上樓回到電池負極，所以每一層的電源接點都是成對出現（圖中黃色 = VDD 去程、灰色 = VSS 回程）。